同步计数器设计,同步计数器电路

用j-k触发器设计一个模可变且带进位输出端的同步计数器。

1、在十进制计数体制中，每位数都可能是0，1，2，9十个数码中的任意一个，且，逢十进一。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。

2、模7计数器，来Q3Q2Q1Q0=0000--0110，也就是Q2Q1=11，因此Q2Q1连接一个2输入与非门，源门输出连接予加载端，2113D3D2D1D0均接地即可5261。

3、用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。

4、试用JK触发器设计一个带进位的同步四进制计数器 需要两个jk触发器，驱动方程对应着怎么求不出来？还有Q1，Q0次态的卡诺图就只有两行两列？求解。。

5、在（N+1）的时钟前沿Q输出同步归零，这是完全同步计数，是同步计数器的正确用法。比较两种方法可知，设计N进制计数器时，清零法的反馈信号是（N+1），控制端是置零CR ；置数法的反馈信号是 N ，控制端是置数LD 。

试用JK触发器设计一个同步7进制加法计数器(按自然二进制态序计数)。

可以用同步4位二进制加法计数器74LS16三输入与非门74LS451共阴七段数码LED显示器来实现七进制的计数器。

用JK触发器和附加门电路设计一个七进制加法计数器的总体步骤为：①画出计数器的状态转换图。②根据状态图得出JK各个状态变量的逻辑值。③将JK的逻辑状态代入卡诺图进行化简，得出JK表达式。

可以3个JK触发器构成3级二进制计数器，并利用反馈复位法跳过状态（111）构成7进制计数器。

用边沿JK触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。例如：设计一个按自然态序变化的7进制同步加法计数器，计数 规则为逢七进一，产生一个进位输出。

始初1~3=000，而数码管是是指到1~3即始初=111，应该始初由000开始！需要重新设计。

设计一个同步10进制计数器,需要几个触发器

1、需要4个D触发器，十进制即十种状态，需要4位来表示，每一位需要一个触发器，所以要4个。

2、至少要用四个触发器。这么难的题，就不便在此说了。

3、一位十进制计数器至少需要4个触发器，无效状态有6个。

4、根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。而四位编码总共有十六个状态。

用JK触发器和门电路设计一个同步六进制加法计数器,写出设计过程并画逻...

预置输入先置0，取Q（N）的输出做置数信号，在（N+1）的时钟前沿Q输出同步归零，这是完全同步计数，是同步计数器的正确用法。

进制同步加法计数器需要3个jk触发器，由000，001，010，011，100，101後重置。JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为0，而JK触发器允许J与K同时为1。

如图所示为由3个JK 触发器组成异步六进制加法计数器逻辑图。计数脉冲CP 从最低位触发器的时钟端加入，3个触发器F 0、F F 2的置零端并联连接。

同步十进制计数器为什么需要4个触发器?

个。每个触发器代表一个二进制位，从低位到高位依次表示个位、十位、百位和千位，所以一个十进制计数器需要4个触发器。

需要4个D触发器，十进制即十种状态，需要4位来表示，每一位需要一个触发器，所以要4个。

所以需要四个D触发器来构成十进制计数器，如74LS17375等等就是4D触发器芯片，也可以采用CD4013---双D触发器芯片来构造电路。

BCD码是四位编码方式，而一个JK触发器只能储存一位二进制代码，所以要用四个JK触发器才能构成一个十进制计数器，再在四个输出端接一个74LS48译码器。

怎样用74LS161设计19进制计数器?

1、开关闭合时预置数选通端为低电平，选通端有效，预置数送到输出端；开关断开时预置数选通端为高电平，选通端无效，不能将预置数送到输出端由两个74LS192级联构成两位十进制计数器的电路如下图所示。

2、ls161是异步置数同步清零十六进制计数器，构成24进制计数器有两种方法。异步置数法。

3、用74LS161和74LS00设计九进制计数器，就利用计数到9（即Q3Q2Q1Q0=1001）的状态产生一个复位信号，用Q3Q0的两个高电平经与非门74LS00输出复位信号。加到74LS161的MR（或叫CR）端，使计数器回0，实现改制。

4、首先把个位的74LS161改成十进制计数器并产生进位信号，向十位计数器进位。再利用24产生复位信号，使十位和个位计数器复位回0，实现24进制计数。最大数是23，逻辑图即仿真图如下所示。

5、为了完成60进制计数器的设计，我们需要考虑进位问题。当计数器B从5变为0时，我们需要激活一个进位信号，以便在需要的时候增加更高位数的计数。这可以通过观察计数器B的输出并使用与非门来实现。

6、用74HC161设计一个四进制计数器，使用同步置数功能。当计数到最大数3时，用一个与非门74LS00，产生一个置数信号加到置数端LD即可。下图是逻辑图，也是仿真图，是计数到最大数3时的截图。

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